研究目的
为了将相位噪声（PN）降低至体硅CMOS技术实际可达极限以下，并展示一种符合蜂窝基站接收机最严苛PN要求、同时遵守工艺技术可靠性规则的射频振荡器。
研究成果
基于高摆幅C类拓扑结构提出的双核LC谐振振荡器，在确保长期可靠性的同时，满足了蜂窝基站接收机最严格的相位噪声要求。该方法可通过增加核心数量进一步降低相位噪声，但会以功耗和面积为代价。
研究不足
该方法可扩展至更多核心数量，并以功耗和面积为代价实现PN的任意降低。
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DOI：10.1109/jiot.2020.2982983
期刊：IEEE Internet of Things Journal
出版年份：2020
更新时间：2025-09-19 17:13:59
摘要：
本文提出一种耦合多个振荡器的思路，将体硅CMOS工艺中的相位噪声（PN）降低至当前实际可实现极限以下?；诟盟悸罚颐鞘状窝兄瞥龇戏湮鸦窘邮栈钛峡料辔辉肷?、同时遵守工艺技术可靠性规则的射频振荡器。该振荡器采用数字65纳米CMOS工艺实现，是基于高摆幅C类拓扑的双核LC谐振振荡器，在4.07-4.91 GHz范围内可调谐，工作电压2.15V时功耗39-59mA。实测显示在4.07GHz载波下，3MHz和20MHz频偏处的相位噪声分别为-146.7 dBc/Hz和-163.1 dBc/Hz，创下集成CMOS振荡器最低归一化相位噪声纪录。我们推导并验证了相位噪声与核间互连电阻的直接计算公式，其结果与电路仿真及实测数据相符。分析表明即使存在1%的核间失配，互连电阻对性能影响仍不显著。该方法可扩展至更多振荡器核心，在牺牲功耗与面积代价下实现任意程度的相位噪声降低。
作者：
Seyed Amir-Reza Ahmadi-Mehr，Massoud Tohidian，Robert Bogdan Staszewski
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