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[2019年IEEE相控阵系统与技术国际研讨会（PAST）- 美国马萨诸塞州沃尔瑟姆（2019.10.15-2019.10.18）] 2019年IEEE相控阵系统与技术国际研讨会（PAST）- 一种用于多功能应用的低剖面紧密耦合80°扫描天线阵列

DOI：10.1109/PAST43306.2019.9020796 出版年份：2019 更新时间：2025-09-19 17:13:59
摘要： 本文提出了一种全数字锁相环（AD-PLL），其采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）和锁频环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，以仅4.2 mW功耗实现-242 dB的优值系数（FoM）。
作者： Teerachot Siriburanon，Satoshi Kondo，Kento Kimura，Tomohiro Ueno，Satoshi Kawashima，Tohru Kaneko，Wei Deng，Masaya Miyahara，Kenichi Okada，Akira Matsuzawa
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研究概述 实验方案 设备清单

研究目的

开发一种低功耗、低抖动的全数字锁相环（AD-PLL），采用数字子采样架构，能够实现多位相位数字化并具有精细分辨率，且对整数N操作不表现出严格的动态范围要求。

研究成果

基于ADC的AD-PLL（ADC-PLL）采用子采样架构中的电压域数字化方案提出。通过电压放大可提升数字域相位检测的分辨率。该电压域方法展示了实现高精度相位数字化的可能性，有助于AD-PLL获得低带内相位噪声。

研究不足

模拟锁相环的性能在高缩放比例CMOS技术中往往受到器件漏电和低供电电压的限制，导致集成相位噪声和杂散性能下降。

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