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评估采用栅极与源/漏区欠叠结构的In$_{0.53}$Ga$_{0.47}$As FinFET中界面陷阱对14纳米以下技术节点短沟道效应的抑制作用

DOI：10.1049/iet-cds.2018.5319 期刊：IET Circuits, Devices & Systems 出版年份：2018 更新时间：2025-09-10 09:29:36
摘要： 采用栅源/漏极欠重叠鳍长（Lun）结构的硅FinFET器件多年来被有效用于抑制短沟道效应。本研究针对In0.53Ga0.47As材料的FinFET结构展开研究，通过三维TCAD模拟对14nm沟道长度且具有欠重叠结构的In0.53Ga0.47As FinFET进行多效应耦合分析，探究界面陷阱对器件的影响。通过研究陷阱效应对短沟道效应和本征延迟的主导作用，评估了欠重叠器件的变化趋势。同时展示了金属栅功函数波动（MGWF）对阈值电压和导通电流的影响。模拟设置了Lun=0、3nm、6nm和9nm四种情况，界面陷阱密度分别为10^12和10^14 cm^-2eV^-1。结果表明：随着Lun增大，亚阈值摆幅（SS）得到改善但以本征延迟为代价；当Lun超过6nm后SS提升趋于平缓。此外发现：由MGWF波动引起的阈值电压和导通电流相对标准偏差，在Lun增至6nm前持续改善，此后改善幅度不再显著。
作者： Jay Pathak，Anand Darji
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研究概述 实验方案 设备清单

研究目的

研究界面陷阱对采用栅源/漏区欠重叠结构的In0.53Ga0.47As FinFET器件在14纳米以下技术节点性能的影响。

研究成果

通过3D-TCAD仿真研究了存在界面陷阱和氧化层陷阱时，不同欠重叠鳍长的14纳米以下In0.53Ga0.47As FinFET器件特性。研究发现6纳米的欠重叠鳍长能在漏电流与延迟之间实现更优平衡，提升亚阈值摆幅并降低金属栅功函数波动的影响，但会以增加本征延迟为代价。结果表明优化欠重叠鳍长和间隔介质工程可进一步提升器件性能。

研究不足

该研究的局限性在于采用模拟方法，可能无法完全反映实际制造中的所有挑战和可变性影响。优化鳍片下延长度对于平衡短沟道效应与本征延迟是必要的，这表明器件性能存在权衡关系。

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