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[第48届IEEE欧洲固态器件研究会议（ESSDERC 2018）- 德累斯顿（2018年9月3日-2018年9月6日）] 2018年第48届欧洲固态器件研究会议（ESSDERC）- 在FDSOI硅CMOS上三维顺序集成的InGaAs FinFETs，具有创纪录的性能

DOI：10.1109/ESSDERC.2018.8486862 出版年份：2018 更新时间：2025-09-04 15:30:14
摘要： 本文展示了在完全耗尽型绝缘体上硅（FD-SOI）CMOS顶层三维顺序（3DS）集成的InGaAs FinFET器件。顶层III-V族场效应晶体管采用与硅CMOS兼容的高介电常数金属栅极替代工艺及自对准抬升源漏区再生长技术制备。顶层工艺的低热预算未对下层晶体管性能造成任何退化。我们实现了硅基3DS集成III-V族场效应晶体管200微安/微米（关态电流IOFF=100纳安/微米，工作电压VDD=0.5伏）的创纪录导通电流，其导通电阻RON较先前研究降低50%。性能提升可归因于栅极区下方掺杂扩展区的引入以及直接晶圆键合技术的改进。
作者： C. Convertino，C. B. Zota，D. Caimi，M. Sousa，L. Czornomaz
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研究概述 实验方案 设备清单

研究目的

展示在完全耗尽型绝缘体上硅（FD-SOI）CMOS之上三维顺序集成的InGaAs FinFETs，其性能创下纪录。

研究成果

该研究成功展示了在FDSOI硅CMOS上三维集成的InGaAs FinFET器件，且两个晶体管层级均仅有极小的性能退化。通过改进晶圆键合工艺并引入掺杂延伸区，实现了200微安/微米的创纪录导通电流(ION)。结果表明，III-V族场效应晶体管与硅CMOS的三维集成可在性能损失极小的情况下实现。

研究不足

该研究受限于热预算管理和低缺陷密度沟道层的集成。为提升关态性能和可扩展性，可能需要进一步缩小鳍片宽度。

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