研究目的
为数据中心网络设计一种高速控制平面方案，用于纳秒级光交换，以降低相比电子交换机的端到端延迟。
研究成果
高速控制平面设计显著降低了光分组交换中的端到端延迟，单级分配最小延迟为71.0纳秒，两级分配为54.6纳秒，性能优于电子交换机。两级分配电路提升了可扩展性，能在更低延迟下实现更大规模的交换。网络仿真证实，在均匀流量下延迟极低且零丢包，展示了其在数据中心网络中部署以提升性能的潜力。
研究不足
实验设置采用简化的2x2光开关而非完整的32x32设计，且未连接循环缓冲器，限制了对争用场景的评估?？刂破矫嫖觳侥Ｊ?，与同步操作相比增加了延迟并降低了吞吐量。PCB走线及分立元件带来的额外延迟会影响延迟测量的准确性。若扩展至64x64以上规模的交换机，可能需要进一步优化或采用ASIC实现。
1：实验设计与方法选择：
本研究涉及使用FPGA板设计和实现光分组交换机的控制平面。包括基于轮询仲裁的中央调度器，以及单级和两级分配电路以最小化调度延迟。该方法侧重于量化延迟组件，并通过实验演示和网络仿真评估性能。
2：样本选择与数据来源：
使用网络仿真器中的分组源生成具有均匀随机流量的合成工作负载。分组为64字节以太网分组，具有均匀的到达间隔时间和目标端口。
3：实验设备与材料清单：
FPGA板（Xilinx Kintex-7 XC7K325T和Virtex-7 XC7VX690T）、光学组件（SOA、分路器/合路器、SFP+收发器）、示波器以及用于数据和控制路径的电缆/光纤。
4：实验步骤与操作流程：
设置包括两个异步FPGA板：一个用于网络接口和分组生成，另一个用于调度器?？刂菩藕牛ㄇ肭蠛褪谌ǎ┩ü獯洹Ｊ莘肿樵诿挥械却谌ǖ那榭鱿陆型撇庑源?。使用示波器探头和FPGA集成逻辑分析仪在各个点测量延迟。场景包括无争用和有争用的切换，以测量延迟和吞吐量。
5：数据分析方法：
使用从时钟周期和传播延迟推导出的方程量化延迟组件。通过示波器和逻辑分析仪的实时监控以及带有SystemVerilog模型的网络仿真来分析性能，以计算不同负载下的平均和累积延迟分布。
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获取完整内容-
FPGA board
Kintex-7 XC7K325T
Xilinx
Implements the scheduler circuit for the control plane, including allocation and switch configuration logic.
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FPGA board
Virtex-7 XC7VX690T
Xilinx
Implements network interfaces, packet generator, and optical transceivers for data transmission.
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Optical transceiver
SFP+
Transmits and receives optical data packets in the experimental setup.
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Semiconductor Optical Amplifier
SOA
Used as optical gate elements in the crossbar switch for packet switching.
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Oscilloscope
Measures packet timings and signals at various points in the data and control paths.
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Integrated Logic Analyzer
ILA
Xilinx
Monitors scheduler signals in real-time on the FPGA board.
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