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[IEEE 48th European Solid-State Device Research Conference (ESSDERC 2018) - Dresden (2018.9.3-2018.9.6)] 2018 48th European Solid-State Device Research Conference (ESSDERC) - Compact MEMS modeling to design full adder in Capacitive Adiabatic Logic

DOI：10.1109/ESSDERC.2018.8486908 出版年份：2018 更新时间：2025-09-23 15:21:01
摘要： We propose implementation of a 1-bit full adder following Capacitive Adiabatic Logic (CAL) paradigm. Combinational logic functions including AND, OR, and XOR gates are realized by five-terminal comb-drive MEMS elements. By in CAL, we demonstrate the ability of MEMS device to be cascadable. By MEMS compact modeling, we can evaluate the energy dissipation and speed of adding operation. In the presented full adder, 99.6% of the energy transferred to the device is recovered for later use when it operates on 2 kOPS.
作者： Ayrat Galisultanov，Yann Perrin，Hervé Fanet，Louis Hutin，Ga?l Pillonnet
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研究概述 实验方案 设备清单

研究目的

The aim of this work is to design a MEMS-based CAL full adder and demonstrate its energy recovery capability and cascadability.

研究成果

A contactless design of a MEMS-based capacitive adiabatic logic gates has been successfully developed, tested, and verified. The full adder design is cascadable for VDD amplitude ranging from 1.4 to 1.53 V, with 99.6% of the energy transferred to the device recovered for later use when operating at 500 Hz.

研究不足

The non-recoverable energy is mainly dissipated by mechanical damping during the changing of state from 'high' to 'low'. The speed of the circuit is 2 kOPS, and the area is about 1000’s um2.

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