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oe1(光电查) - 科学论文

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  • [2019年IEEE第五届技术融合国际会议(I2CT) - 印度孟买 (2019.3.29-2019.3.31)] 2019年IEEE第五届技术融合国际会议(I2CT) - 基于多路复用器的压控延迟缓冲单元

    摘要： 本文介绍了一种采用0.35微米CMOS工艺设计的电压控制延迟缓冲器，该缓冲器通过2:1多路复用器实现。多路复用器采用传输门结构，使延迟缓冲器具有高速、低功耗和全摆幅输出特性。布局后测得的最小上升沿延迟为120皮秒，与标准单元反相器相当。在0至3.3伏控制电压范围内实现的延迟调节范围为120皮秒至560皮秒。通过改进型延迟锁相环设计，成功验证了该延迟缓冲器在工艺、电压和温度变化条件下单边沿延迟控制的性能。

    关键词： 工艺电压温度（PVT）、电流饥饿反相器、时间数字转换器（TDC）、延迟锁相环（DLL）

    更新于2025-09-23 15:21:01

  • 具有改进带宽的边缘耦合波导单元行载流子光电二极管设计指南

    摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)及高精度数字变容二极管。该PLL所有电路均采用标准数字单元设计实现，无需任何修改，并通过数字设计流程自动完成布局布线(P&R)，无需人工干预?；?5 nm数字CMOS工艺实现时，本设计仅占用110 μm × 60 μm版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下，该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。

    关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、工艺电压温度（PVT）、全数字锁相环（AD-PLL）、数模转换器（DAC）、互补金属氧化物半导体（CMOS）

    更新于2025-09-19 17:13:59