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[IEEE 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 德国慕尼黑(2019.6.23-2019.6.27)] 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 向列相液晶中红外飞秒脉冲的热致非线性空间整形

DOI：10.1109/cleoe-eqec.2019.8872366 出版年份：2019 更新时间：2025-09-19 17:13:59
摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)和精细分辨率数字变容二极管。构成该PLL的所有电路均采用数字标准单元设计实现且未经任何修改，通过数字设计流程自动完成布局布线(P&R)而无需人工干预。该设计采用65 nm数字CMOS工艺实现，仅占用110 μm × 60 μm的版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。
作者： Wei Deng，Dongsheng Yang，Tomohiro Ueno，Teerachot Siriburanon，Satoshi Kondo，Kenichi Okada，Akira Matsuzawa
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研究概述 实验方案 设备清单

研究目的

提出一种完全可综合的基于注入锁定的锁相环（PLL），其包含插值式相位耦合振荡器、电流输出数模转换器（DAC）以及高分辨率数字变容二极管，该设计采用数字标准单元实现且无需任何修改。

研究成果

与以往研究相比，所提出的全合成锁相环在功耗、抖动和面积方面均实现了最佳性能，证明全合成设计不会降低整体性能。该设计方法显著提升了全数字锁相环的开发效率。

研究不足

由于寄生电容的变化，输出抖动性能可能因不同的版图综合流程而有所差异。DCO相位噪声可以模拟计算，PLL的抖动也能测算得出，但整体抖动性能主要由DCO相位噪声决定。

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