研究目的
开发一种低功耗、低抖动的全数字锁相环(AD-PLL),采用数字子采样架构,能够实现多位相位数字化并具有精细分辨率,且对整数N操作不严格要求动态范围。
研究成果
基于ADC的AD-PLL(ADC-PLL)采用子采样架构中的电压域数字化方案提出。通过电压放大可提升数字域相位检测的分辨率。该电压域方法展示了实现高精度相位数字化的可能性,有助于AD-PLL获得低带内相位噪声。
研究不足
模拟锁相环的性能往往受限于器件漏电和低供电电压,在高度缩小的CMOS技术中会导致集成相位噪声和杂散性能的下降。