研究目的
研究采用电压域数字化（通过模数转换器ADC实现，而非传统的时数转换器TDC）的低功耗低抖动全数字锁相环(AD-PLL)的发展。
研究成果
基于ADC的AD-PLL（ADC-PLL）采用子采样架构中的电压域数字化方案提出。通过电压放大可提升数字域相位检测分辨率。该电压域方法展示了实现高精度相位数字化的可能性，有助于AD-PLL获得低带内相位噪声。
研究不足
模拟锁相环的性能在高缩放CMOS技术中往往受到器件漏电和低供电电压的限制，导致集成相位噪声和杂散性能下降。
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[IEEE 2019年光子学北美会议(PN) - 加拿大魁北克市(2019.5.21-2019.5.23)] 2019光子学北美会议(PN) - 偏振二次谐波显微技术揭示胎儿与成人半月板及软骨的差异
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DOI：10.1109/pn.2019.8819544
出版年份：2019
更新时间：2025-09-19 17:13:59
摘要：
本文提出了一种全数字锁相环（AD-PLL），其采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）和频率锁定环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到?112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，以仅4.2 mW功耗实现?242 dB的品质因数（FoM）。
作者：
Teerachot Siriburanon，Satoshi Kondo，Kento Kimura，Tomohiro Ueno，Satoshi Kawashima，Tohru Kaneko，Wei Deng，Masaya Miyahara，Kenichi Okada，Akira Matsuzawa
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