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深P环沟槽终端：一种创新且经济高效的硅面积缩减方案

DOI：10.1109/LED.2018.2890702 期刊：IEEE Electron Device Letters 出版年份：2019 更新时间：2025-09-23 15:23:52
摘要： 本文提出了一种新型高压终端结构——"深p环沟槽"高压大功率器件终端设计方案，并进行了大量仿真验证。此类器件的终端区域通常占据芯片面积的很大比例；该设计方案不仅减少了所需的终端硅面积，还省去了传统p+环型终端所需的额外掩模工艺。此外，沟槽结构底部及其周围的p环能够降低氧化层拐角处的电场峰值，从而减少热载流子注入并提升器件可靠性。
作者： M. Antoniou，N. Lophitis，F. Udrea，M. Rahimo，U. Vemulapati，C. Corvasce，U. Badstuebner
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研究概述 实验方案 设备清单

研究目的

提出并模拟一种新型深P环沟槽终端设计，在高压功率器件中既能减小硅面积、免除额外掩模需求，又可通过降低电场峰值来提升可靠性。

研究成果

深P环沟槽终端设计相比传统方法，使1.2kV器件终端面积减少30%，无需额外掩模，并通过降低电场峰值和热载流子注入来提升可靠性。该方案兼具成本效益与工艺友好性，无需新增技术难点或材料，是沟槽MOSFET和IGBT的理想解决方案。

研究不足

该研究基于模拟而缺乏实验验证；可能未涵盖所有实际制造挑战或变量。优化仅针对1.2千伏器件，对其他电压等级的适用性未作探讨?？衫┱剐跃窒藁蛴胂钟兄圃旃ひ盏募嫒菪晕侍馕从杷得?。

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