研究目的
研究金属-中间层-半导体（MIS）结构对非合金欧姆接触本征硅锗（SiGe）薄膜的影响，以缓解费米能级钉扎并降低比接触电阻率。
研究成果
采用0.5纳米TiO2中间层的MIS结构通过缓解费米能级钉扎效应，显著提升了电流密度并降低了SiGe薄膜的比接触电阻率，使其成为先进SiGe CMOS技术中极具前景的非合金源漏接触方案。未来研究可探索其他中间层材料及更广泛的参数范围。
研究不足
该研究仅限于特定的锗浓度（30%、40%、50%）和二氧化钛中间层厚度；其他中间层材料或厚度可能会产生不同结果。实验设置可能无法涵盖所有实际CMOS制造中的变量。
1：实验设计与方法选择：
本研究通过外延生长Si1?xGex薄膜制备并比较金属-半导体（MS）和MIS结构，采用传输线模型（TLM）测量电流密度、比接触电阻率等电学特性。
2：样品选择与数据来源：
使用超高真空化学气相沉积（UHV-CVD）在(100)硅衬底上外延生长Ge浓度为30%、40%和50%的Si1?xGex薄膜，通过椭偏仪和透射电镜（TEM）进行薄膜质量表征。
3：0%、40%和50%的Si1?xGex薄膜，通过椭偏仪和透射电镜（TEM）进行薄膜质量表征。 实验设备与材料清单：
3. 实验设备与材料清单：设备包括用于薄膜生长的UHV-CVD系统、沉积TiO2中间层的原子层沉积（ALD）、金属沉积的电子束蒸发仪、薄膜表征的椭偏仪、晶体质量评估的TEM，以及用于J-V和TLM分析的电学测量装置。材料包含硅衬底、Si2H6和GeH4气体、清洗用的稀氢氟酸（DHF）、表面清洁的缓冲氧化物刻蚀液（BOE）、ALD用的四异丙醇钛（TTIP）和水，以及接触金属金/钛（Au/Ti）。
4：实验流程与操作步骤：
用DHF清洗硅衬底；通过UHV-CVD生长Si1?xGex薄膜；用BOE清洁薄膜表面；通过ALD沉积TiO2中间层；通过电子束蒸发沉积Au/Ti金属接触；利用背靠背J-V特性和TLM图形测量比接触电阻率。
5：数据分析方法：
通过分析J-V曲线确定电流密度，利用TLM提取比接触电阻率，并结合费米能级解钉扎效应和电阻权衡关系解读结果。
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Ultra-High Vacuum Chemical Vapor Deposition System
UHV-CVD
Used for epitaxial growth of Si1?xGex films on Si substrates.
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Atomic Layer Deposition System
ALD
Used for depositing ultra-thin TiO2 interlayers.
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E-beam Evaporator
Used for depositing Au/Ti metal contacts.
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Ellipsometer
Used for measuring film thickness, surface roughness, and Ge concentration.
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Transmission Electron Microscope
TEM
Used for evaluating crystallinity and orientation of films.
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Transmission Line Model Patterns
TLM
Used for measuring specific contact resistivity.
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