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oe1(光电查) - 科学论文

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  • [IEEE 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 德国慕尼黑(2019.6.23-2019.6.27)] 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 向列相液晶中红外飞秒脉冲的热致非线性空间整形

    摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)和精细分辨率数字变容二极管。构成该PLL的所有电路均采用数字标准单元设计实现且未经任何修改，通过数字设计流程自动完成布局布线(P&R)而无需人工干预。该设计采用65 nm数字CMOS工艺实现，仅占用110 μm × 60 μm的版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。

    关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、PVT（工艺-电压-温度）、AD-PLL、数模转换器、CMOS

    更新于2025-09-19 17:13:59

  • 具有改进带宽的边缘耦合波导单元行载流子光电二极管设计指南

    摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)及高精度数字变容二极管。该PLL所有电路均采用标准数字单元设计实现，无需任何修改，并通过数字设计流程自动完成布局布线(P&R)，无需人工干预?；?5 nm数字CMOS工艺实现时，本设计仅占用110 μm × 60 μm版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下，该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。

    关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、工艺电压温度（PVT）、全数字锁相环（AD-PLL）、数模转换器（DAC）、互补金属氧化物半导体（CMOS）

    更新于2025-09-19 17:13:59

  • [2019年IEEE光子学与电磁学研究秋季研讨会（PIERS-Fall） - 中国厦门（2019.12.17-2019.12.20）] 2019光子学与电磁学研究秋季研讨会（PIERS-Fall） - 基于光纤的"热线式"气体速度传感器参数仿真

    摘要： 提出了一种新型正交振荡器拓扑结构，该结构采用四个低Q值串联LC谐振腔以环形布局排列，由工作在D类模式的反相器驱动。其面积仅为0.007（与传统环形振荡器相当），相位噪声优值（FoM）达到177 dB，较传统方案提升7-20 dB。该振荡器具有宽调谐范围，可在2.66至4.97 GHz近一个倍频程范围内灵活调节。

    关键词： 低电感、相位噪声、宽调谐范围、小面积、正交振荡器、LC振荡器、环形振荡器、串联LC、D类振荡器、纳米级CMOS

    更新于2025-09-19 17:13:59