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oe1(光电查) - 科学论文

36 条数据
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  • 基于VCSOA的波长依赖性光子脉冲时序依赖可塑性数值实现

    摘要： 我们提出通过双光脉冲注入的垂直腔面发射半导体光放大器（VCSOA）实现光子脉冲时序依赖可塑性（STDP）?；谥姆ú祭?珀罗方法，首次提出了光子STDP的计算模型。通过数值模拟，仔细分析了光子STDP对VCSOA偏置电流和输入功率的依赖性。此外，还探究了初始波长失谐对光子STDP的影响。研究发现，与先前报道的光子STDP电路相比，本方案需要更低的偏置电流和输入功率即可获得可控的STDP曲线；初始波长失谐是实现波长相关光子STDP的有效可控参数?；赩CSOA的光子STDP计算模型对于大规模光子脉冲神经网络的数值模拟具有重要价值，并为设计低功耗光子神经形态系统提供了指导。

    关键词： 双光脉冲注入、垂直腔面发射半导体光放大器、光子神经形态系统、光子脉冲时序依赖可塑性、低功耗

    更新于2025-09-23 15:21:01

  • [IEEE 2019年国际爱琴海电机与电力电子会议(ACEMP)暨2019年国际电气电子设备优化会议(OPTIM) - 土耳其伊斯坦布尔(2019.8.27-2019.8.29)] 2019年国际爱琴海电机与电力电子会议(ACEMP)暨2019年国际电气电子设备优化会议(OPTIM) - 基于扫频响应分析的光伏板内部缺陷识别

    摘要： 本文提出一种离散时间IIR低通滤波器，通过电荷共享旋转实现高阶滤波，其采样率通过流水线技术倍增。该滤波器首级可采用电压采样或电荷采样模式，使用开关、电容和简易gm单元（而非运放），因而兼容数字纳米级工艺。电压采样模式下gm单元被旁路，使滤波器完全无源?；赥SMC 65 nm CMOS工艺实现了800 MS/s采样率的七阶滤波器原型，其带宽可在400 kHz至30 MHz间编程调节，最大阻带抑制达100 dB。该滤波器IIP3为+21 dBm，平均点噪声为4.57 nV/√Hz，在1.2 V供电下功耗2 mW，芯片面积0.42 mm2。

    关键词： 开关电容、低功耗、高线性度、IIR、低通滤波器、低噪声、可重构、高阶、实极点、离散时间、数字均衡、无源、CMOS

    更新于2025-09-23 15:19:57

  • 高速片上信号传输：电压模式还是电流模式？

    摘要： 本文研究了多种片上信号传输方案。具体而言，我们通过对比不同电压模式（VM）与电流模式（CM）信号方案的功耗、性能及鲁棒性进行评估。此外，提出了一种新型CM信号方案，其采用简易NAND-NOR门发射电路和基于电流比较器的接收电路。所有方案均采用45纳米CMOS工艺实现。仿真结果表明：在1-3GHz频段内，传统CM方案比带缓冲的电压模式方案节能58%-78%；所提CM方案较带缓冲电压模式及现有CM方案分别降低功耗达95%和81%。同时，该方案相比缓冲信号方案在保持相近摆率的情况下，延迟降低了37%-41%。

    关键词： 电压模式、信号传输、低功耗、低摆幅、互连、电流模式

    更新于2025-09-22 14:07:46

  • [2018年IEEE第九届信息技术、电子与移动通信年会(IEMCON) - 加拿大不列颠哥伦比亚省温哥华市(2018.11.1-2018.11.3)] 2018年IEEE第九届信息技术、电子与移动通信年会(IEMCON) - 基于碳纳米管场效应晶体管的多级跨阻放大器在血糖监测系统中的应用

    摘要： 本文提出了一种基于碳纳米管场效应晶体管（CNTFET）的超低功耗、低噪声跨阻放大器（TIA），用于可穿戴设备的电流型血糖监测系统。该级联共源多级TIA采用CNTFET技术设计并实现。研究表明，通过优化碳纳米管数量、管间距和管径可提升TIA性能。该放大器在2nA输入电流下实现了572 MΩ的高跨阻增益、200 MHz带宽及8.3 fA/√Hz的输入参考电流噪声，1.8V供电时总功耗仅为11 pW。

    关键词： 碳纳米管场效应晶体管、跨阻放大器、多级、低功耗、共源共栅

    更新于2025-09-23 10:16:14

  • 基于反相器的CMOS低功耗光接收机前端

    摘要： 本文提出了一种采用0.18微米CMOS工艺的2.5 Gb/s低功耗光接收机前端电路，由跨阻放大器(TIA)和三级限幅放大器(LA)构成。所设计的TIA采用改进型反相器结构，通过使用二极管连接晶体管相比传统反相器电路适当降低了输入电阻。同时在输出节点并联有源电感与二极管连接晶体管，在提供低输出电阻的同时，通过与负载电容谐振扩展-3dB带宽。此外采用三级LA获得额外增益，每级LA单元均采用有源电感负载。HSPICE仿真表明该TIA电路在1.5V电源下实现42.24 dBΩ跨阻增益、1.96 GHz带宽、11.7 pA/√Hz输入参考噪声，功耗仅972 μW。整机仿真结果显示在1.5V供电时获得75.6 dB增益、1.7 GHz带宽及6.54 mW功耗。结果表明该接收机系统具有优良性能，适合作为低功耗光接收前端应用。

    关键词： 限幅放大器、跨阻放大器、低功耗、光接收机

    更新于2025-09-24 07:32:08

  • [IEEE 2019年光子学与电磁学研究春季研讨会（PIERS-Spring） - 意大利罗马（2019.6.17-2019.6.20）] 2019年光子学与电磁学研究春季研讨会（PIERS-Spring） - 半绝缘衬底上基于石墨烯的射频NEMS电容式开关的技术特性

    摘要： 本文提出了一种全数字锁相环（AD-PLL），其采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）和频率锁定环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，功耗仅4.2 mW时优值系数（FoM）达-242 dB。

    关键词： 子采样、模数转换器（ADC）、电压域、全数字锁相环（AD-PLL）、频率合成器、CMOS、低功耗

    更新于2025-09-19 17:13:59

  • [IEEE 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 德国慕尼黑(2019.6.23-2019.6.27)] 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 向列相液晶中红外飞秒脉冲的热致非线性空间整形

    摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)和精细分辨率数字变容二极管。构成该PLL的所有电路均采用数字标准单元设计实现且未经任何修改，通过数字设计流程自动完成布局布线(P&R)而无需人工干预。该设计采用65 nm数字CMOS工艺实现，仅占用110 μm × 60 μm的版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。

    关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、PVT（工艺-电压-温度）、AD-PLL、数模转换器、CMOS

    更新于2025-09-19 17:13:59

  • [IEEE 2019年春季光子学与电磁学研究研讨会（PIERS-Spring） - 意大利罗马（2019.6.17-2019.6.20）] 2019年春季光子学与电磁学研究研讨会（PIERS-Spring） - 一种适用于手机应用的紧凑型八频段天线

    摘要： 本文提出了一种全数字锁相环(AD-PLL)，其采用模数转换器(ADC)实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器(TDC)。该锁相环由18位C类数控振荡器(DCO)、4位比较器、数字环路滤波器(DLF)和频率锁定环(FLL)构成?；?5 nm CMOS工艺实现时，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，功耗仅4.2 mW时优值系数(FoM)达-242 dB。

    关键词： 子采样、模数转换器（ADC）、电压域、全数字锁相环（AD-PLL）、频率合成器、CMOS、低功耗

    更新于2025-09-19 17:13:59

  • 具有改进带宽的边缘耦合波导单元行载流子光电二极管设计指南

    摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)及高精度数字变容二极管。该PLL所有电路均采用标准数字单元设计实现，无需任何修改，并通过数字设计流程自动完成布局布线(P&R)，无需人工干预。基于65 nm数字CMOS工艺实现时，本设计仅占用110 μm × 60 μm版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下，该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。

    关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、工艺电压温度（PVT）、全数字锁相环（AD-PLL）、数模转换器（DAC）、互补金属氧化物半导体（CMOS）

    更新于2025-09-19 17:13:59

  • [IEEE 2018年第五届毫米波与太赫兹技术国际会议（MMWaTT） - 伊朗德黑兰（2018.12.18-2018.12.20）] 2018年第五届毫米波与太赫兹技术国际会议（MMWaTT） - MMWaTT 2018组委会

    摘要： 本文提出了一种全数字锁相环（AD-PLL），采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）及锁频环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到?112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，以仅4.2 mW功耗实现?242 dB的优值系数（FoM）。

    关键词： 频率合成器、子采样、CMOS、电压域、模数转换器（ADC）、全数字锁相环（AD-PLL）、低功耗

    更新于2025-09-19 17:13:59