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[2019年第三届IEEE能源互联网与能源系统集成会议（EI2） - 中国长沙（2019.11.8-2019.11.10）] 2019年第三届IEEE能源互联网与能源系统集成会议（EI2） - 基于FBD法的光伏系统谐波电流检测与无功功率补偿方法
摘要： 为了提高分布式光伏发电系统的设备利用率，可对并网光伏产生的谐波与无功电流进行精准检测与补偿。传统FBD电流检测方法中引入基于二阶广义积分器（SOGI-PLL）的锁相环，以分离不平衡电压的正负序分量并更精确地检测参考电压的相位与频率。仿真结果表明，该算法能降低计算复杂度，同时提升检测精度与稳态性能。
关键词： 谐波电流检测、无功功率补偿、改进FBD法、并网光伏系统、SOGI-PLL
更新于2025-09-23 15:21:01
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[2018年IEEE国际智能电网与清洁能源技术会议（ICSGCE） - 马来西亚雪兰莪州加影市士毛月区（2018.5.29-2018.6.1）] 2018年国际智能电网与清洁能源技术会议（ICSGCE） - 一种用于并网光伏系统的具有无功功率控制的新型五电平逆变器拓扑结构
摘要： 如今，多电平逆变器因其低成本和高效率，在并网光伏（PV）系统中更受欢迎，能有效降低总谐波畸变率（THD）和由漏电流引发的电磁干扰。传统多电平逆变器仅能注入有功功率，无法提供优质输出电能。新国际标准VDE-AR-N4105规定：对于额定功率低于3.68kVA的并网逆变器，需实现0.95超前至0.95滞后的功率因数（PF）。因此，本文采用无功功率控制方法对提出的五电平光伏并网逆变器拓扑进行调控，在确保更高效率的同时增强系统稳定性。该闭环无功功率控制技术还具备向系统注入无功功率的能力。针对所提拓扑，详细阐述了与多电平逆变器结构相关的无功功率流动运行标准。为验证理论分析准确性，将该控制技术应用于现有多电平逆变器拓扑并进行MATLAB/Simulink仿真。通过对比使用与不使用锁相环（PLL）的现有多电平拓扑发现：采用PLL可实现电流电压同步，使PF维持在接近1的水平；未使用PLL时PF则会下降。此外，五电平输出相比其他现有拓扑具有更优的输出效果和更高的PF值。
关键词： 锁相环（PLL）、多电平逆变器、太阳能光伏、无功功率控制
更新于2025-09-23 15:19:57
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[2019年IEEE第46届光伏专家会议（PVSC）- 美国伊利诺伊州芝加哥（2019.6.16-2019.6.21）] 2019年IEEE第46届光伏专家会议（PVSC）- 无人机自主路径规划实现大规模光伏电站精准监测
摘要： 本文提出了一种工作在3.6 GHz的低噪声小数分频数字锁相环(PLL)，实现了低带内相位噪声。采用一种具有0.8皮秒分辨率的10位时间数字转换器(TDC)、低功耗小面积的电荷泵和逐次逼近寄存器型模数转换器(SAR-ADC)进行相位检测。通过设计的构建模块解决了TDC的延迟问题。采用双环最小均方(LMS)校准技术降低了小数杂散。提出了一种无电感电容(LC)数字控制振荡器(DCO)，无需使用MOS变容管，通过桥接电容技术将频率分辨率提高到7 kHz（或单位可变电容为2.6 aF）。采用65 nm CMOS工艺制作了原型芯片，在50 MHz参考频率下，其有源面积为0.38 mm2，功耗为9.7 mW。在1至5 MHz环路带宽下，实测带内相位噪声为107.8 dBc/Hz至110.0 dBc/Hz。
关键词： 数控振荡器（DCO）、最小均方（LMS）、数字锁相环（PLL）、时间数字转换器（TDC）、逐次逼近寄存器型模数转换器（SAR-ADC）、频率合成器、互补金属氧化物半导体（CMOS）、亚皮秒分辨率
更新于2025-09-23 15:19:57
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[IEEE 2019年光子学与电磁学研究春季研讨会（PIERS-Spring） - 意大利罗马（2019.6.17-2019.6.20）] 2019年光子学与电磁学研究春季研讨会（PIERS-Spring） - 半绝缘衬底上基于石墨烯的射频NEMS电容式开关的技术特性
摘要： 本文提出了一种全数字锁相环（AD-PLL），其采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）和频率锁定环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，功耗仅4.2 mW时优值系数（FoM）达-242 dB。
关键词： 子采样、模数转换器（ADC）、电压域、全数字锁相环（AD-PLL）、频率合成器、CMOS、低功耗
更新于2025-09-19 17:13:59
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[IEEE 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 德国慕尼黑(2019.6.23-2019.6.27)] 2019年欧洲激光与电光会议暨欧洲量子电子学会议(CLEO/Europe-EQEC) - 向列相液晶中红外飞秒脉冲的热致非线性空间整形
摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)和精细分辨率数字变容二极管。构成该PLL的所有电路均采用数字标准单元设计实现且未经任何修改，通过数字设计流程自动完成布局布线(P&R)而无需人工干预。该设计采用65 nm数字CMOS工艺实现，仅占用110 μm × 60 μm的版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。
关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、PVT（工艺-电压-温度）、AD-PLL、数模转换器、CMOS
更新于2025-09-19 17:13:59
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[IEEE 2019年春季光子学与电磁学研究研讨会（PIERS-Spring） - 意大利罗马（2019.6.17-2019.6.20）] 2019年春季光子学与电磁学研究研讨会（PIERS-Spring） - 一种适用于手机应用的紧凑型八频段天线
摘要： 本文提出了一种全数字锁相环(AD-PLL)，其采用模数转换器(ADC)实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器(TDC)。该锁相环由18位C类数控振荡器(DCO)、4位比较器、数字环路滤波器(DLF)和频率锁定环(FLL)构成?；?5 nm CMOS工艺实现时，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，功耗仅4.2 mW时优值系数(FoM)达-242 dB。
关键词： 子采样、模数转换器（ADC）、电压域、全数字锁相环（AD-PLL）、频率合成器、CMOS、低功耗
更新于2025-09-19 17:13:59
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具有改进带宽的边缘耦合波导单元行载流子光电二极管设计指南
摘要： 本文提出了一种基于注入锁相的全可综合锁相环(PLL)，包含插值式相位耦合振荡器、电流输出数模转换器(DAC)及高精度数字变容二极管。该PLL所有电路均采用标准数字单元设计实现，无需任何修改，并通过数字设计流程自动完成布局布线(P&R)，无需人工干预。基于65 nm数字CMOS工艺实现时，本设计仅占用110 μm × 60 μm版图面积，据作者所知是目前报道的最小尺寸PLL。测试结果表明，在900 MHz输出频率下，该PLL实现1.7 ps均方根抖动的同时仅消耗780 μW直流功耗。
关键词： 标准单元、数字变容二极管、小面积、低功耗、门控注入、注入锁定、双环、锁相环、可综合、逻辑综合、边沿注入、低抖动、工艺电压温度（PVT）、全数字锁相环（AD-PLL）、数模转换器（DAC）、互补金属氧化物半导体（CMOS）
更新于2025-09-19 17:13:59
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[IEEE 2018年第五届毫米波与太赫兹技术国际会议（MMWaTT） - 伊朗德黑兰（2018.12.18-2018.12.20）] 2018年第五届毫米波与太赫兹技术国际会议（MMWaTT） - MMWaTT 2018组委会
摘要： 本文提出了一种全数字锁相环（AD-PLL），采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）及锁频环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到?112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，以仅4.2 mW功耗实现?242 dB的优值系数（FoM）。
关键词： 频率合成器、子采样、CMOS、电压域、模数转换器（ADC）、全数字锁相环（AD-PLL）、低功耗
更新于2025-09-19 17:13:59
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[IEEE 2019年光子学北美会议(PN) - 加拿大魁北克市(2019.5.21-2019.5.23)] 2019光子学北美会议(PN) - 偏振二次谐波显微技术揭示胎儿与成人半月板及软骨的差异
摘要： 本文提出了一种全数字锁相环（AD-PLL），其采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）和频率锁定环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到?112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，以仅4.2 mW功耗实现?242 dB的品质因数（FoM）。
关键词： 模数转换器（ADC）、全数字锁相环（AD-PLL）、电压域、子采样、频率合成器、低功耗、CMOS
更新于2025-09-19 17:13:59
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[2019年IEEE相控阵系统与技术国际研讨会（PAST）- 美国马萨诸塞州沃尔瑟姆（2019.10.15-2019.10.18）] 2019年IEEE相控阵系统与技术国际研讨会（PAST）- 一种用于多功能应用的低剖面紧密耦合80°扫描天线阵列
摘要： 本文提出了一种全数字锁相环（AD-PLL），其采用模数转换器（ADC）实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器（TDC）。该电路包含18位C类数控振荡器（DCO）、4位比较器、数字环路滤波器（DLF）和锁频环（FLL）?；?5 nm CMOS工艺实现，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，以仅4.2 mW功耗实现-242 dB的优值系数（FoM）。
关键词： 子采样、模数转换器（ADC）、电压域、全数字锁相环（AD-PLL）、频率合成器、CMOS、低功耗
更新于2025-09-19 17:13:59